Σε αυτήν την άσκηση θα περιγράψετε και θα προσομοιώσετε σε Verilog το datapath του επεξεργαστή του μαθήματος για την υλοποίηση η οποία εκτελεί μία εντολή σε πολλαπλούς κύκλους ρολογιού (§ 5.5, σελ. 336-358 Ελληνικής έκδοσης βιβλίου). Η περιγραφή θα γίνει σε μορφή "structural", δηλαδή ενώνοντας μεταξύ τους έτοιμα δομικά στοιχεία που δίδονται στη βιβλιοθήκη. Το datapath δίδεται στο σχήμα που υπάρχει πιό κάτω --σε δύο κομάτια-- με όλα τα ονόματα των σημάτων που θα χρησιμοποιήσετε. Τα σήματα που έρχονται από επάνω είναι σήματα ελέγχου. Ο έλεγχος θα υλοποιηθεί στην επόμενη σειρά ασκήσεων --προς το παρόν, τα σήματα αυτά θα είναι απλώς είσοδοι στο δικό σας module.

Άσκηση 10.1:   Περιγραφή του Datapath σε Verilog

Τα έτοιμα δομικά στοιχεία που θα χρησιμοποιήσετε είναι καταχωρητές, πολυπλέκτες, ALU, μνήμη, και register file. Όλα αυτά ορίζονται στη βιβλιοθήκη που συνοδεύει αυτές τις ασκήσεις:

(α) Ορισμοί Συρμάτων:
Προσέξτε ότι κάθε καινούριο σύρμα πρέπει να ορίζεται σαφώς πριν χρησιμοποιηθεί. Αν π.χ. έχετε έναν πολυπλέκτη που η έξοδός του λέγεται "ma", η σύνταξη σε Verilog θα πρέπει να είναι:

        wire [31:0] ma;
        Mux2 #32 muxaddr (ma, pc, ALUout, IorD);

        input IorD;
        output [5:0] op;

        reg [31:0] const4;
        initial const4 = 4;

(β) Εξαγωγή Πεδίων από bits:
Γιά το υποσύστημα "field extract" θα χρησιμοποιήσετε το μηχανισμό επιλογής bits της Verilog για να δημιουργήσετε καινούρια σύρματα με τα επιμέρους πεδία του ir. Υπενθυμίζεται ότι η σύνταξή είναι:

        wire [4:0] rs;
        assign rs = ir[25:21];

        wire [4:0] rs = ir[25:21];

(γ) Επέκταση Προσήμου:
Το υποσύστημα "sign extend" κάνει επέκταση προσήμου, δηλαδή αντιγραφή του περισσότερο σημαντικού bit ενός αριθμού σε όλα τα επιπλέον bits ενός μεγαλύτερου (σε πλάτος bits) αριθμού. Παραδείγματος χάριν, ο αριθμός "4'b0101" γίνεται "8'b00000101", ενώ ο "4'b1101" γίνεται "8'b11111101". Για να το πετύχετε αυτό, θα χρησιμοποιήσετε τη συγκόλληση πεδίων (concatenation) της Verilog, που ενώνει μικρότερα σύρματα σε ένα μεγαλύτερο.

        wire [3:0] narrow;
        wire [7:0] wide;
        assign wide = {narrow[3], narrow[3], narrow[3], narrow[3],
                         narrow[3:0]};

(δ) Ολίσθηση:
Το υποσύστημα "shift left" που κάνει αριστερή όλίσθηση κατά σταθερό πλήθος bits (π.χ. 2 θέσεις), είναι πρακτικά η επιλογή όλων των λιγότερο σημαντικών bits του αριθμού εκτός από τα πρώτα δύο, και η δημιουργία ενός καινούριου σύρματος που τα έχει ως περισσότερο σημαντικά bits, και στα 2 LS bits του έχει 0:

        wire [7:0] quantity;
        wire [7:0] quantity4 = {quantity[5:0], 2'b00};

(ε) Συγκρίσεις:
Στην έξοδο της ALU υπάρχουν δύο μικρά κυκλώματα που αφορούν συγκρίσεις. Μία πύλη NOR 32 εισόδων (από τη βιβλιοθήκη) παράγει το σήμα "zero" που ενεργοποιείται όποτε η έξοδος της ALU είναι μηδενική. Το σήμα "neg" (negative, αρνητικό) είναι ένα σήμα 32 bits που ισούται με 000...001 όταν η έξοδος της ALU είναι αρνητική, αλλοιώς ισούται με μηδέν. Το σήμα αυτό θα το υλοποιείστε με επιλογές bits και συγκολλήσεις, χρησιμοποιώντας το bit προσήμου της εξόδου της ALU, δηλαδή το περισσότερο σημαντικό bit της.

Άσκηση 10.2:   Πρώτος Έλεγχος του Datapath

        zip ask10.zip   datapath10.v test10.v signals10.jpg
        ~hy225/bin/submit 10